Шпоры по триггерам и счетчикам

Бесплатно!

Триггеры. Общая характеристика

Уст-во, имеющее 2 устойч сост, наз триггером. Он имеет 2 выхода, 1 из них наз прямым, а др – инверсным. Лог 1 на одном выходе сооств лог 0 на другом. С приходом переключ сигналов переход триггера из одного сост в др происх лавинообразно, и потенциалы на выходах меняются на противоположные. В интервале между переключ сигналами сост триг не меняется, т.е. триг «зап» поступ сигналов, отражая это величиной потенциала на выходе. Это дает возм исп его как эл-т памяти. При двух послед переключениях триггера на выходе форм одни импульс, т.е. триг можно исп как делитель частоты переключ сигналов с коэффиц, равным двум. Триггеры мож раздел на не тактируемые и тактир. Не тактир (асинхр) триг может менять свое сост переключ-ми сигналами в люб время. Тактир (синхр) триг переключ-ся синхронно с поступ спец-го тактирующего импульса. 1) По способу упр: RS, JK, T, D. 2) По типу синхронизации: Асинхрон, Синхрон. 3) По внутр организ: Одноступенчатые, Двухступ. В одноступ триг имеется 1 ступень зап инф. В двух – 2. Исп-я триггеры в вычисл технике при реализ компонентов выч схем: процессоров, регистров, счетчиков, ОЗУ.

Синхронный RS-триггер

RS – тригг может быть синхр. В этом случае кроме двух информационных входов S и R  тригг имеет еще вход синхронизации. Сигналы на входах S и R лишь подготавливают триггер к нужному переключению, а само переключ происходит только в момент подачи синхронизирующего импульса. Синхронизация организуется с помощью двух дополнительных элементов И-НЕ D1 и D2. Элементы  D3 и D4 образуют несинхронный (асинхронный) RS – триггер с инверсными входами.

Асинхронный RS-триггер

Он сост из 2-ух эл-тов «и-не». В каком сост не нах триг, подача 1 на R прив к Q(t) и Q(t+1)  уст 0. Если подавать 1 на S, то происх уст 1 в триг. *- запрещ сост. Если на S и на R подать 1, то произойдет запрещ сост.

JK-триггер

Раб так же как RS-триггер, с одним лишь искл: при подаче лог 1 на оба входа J и K сост выхода триг изм на против-ое. Вход J (от англ. Jump — прыжок) аналогичен входу S у RS-триггера. Вход K (от англ. Kill — убить) аналогичен входу R у RS-триггера. При подаче 1 на вход J и нуля на вход K выход сост триг становится равн лог 1. А при подаче 1 на вход K и 0 на вход J вых сост триг стан = лог 0. JK-триггер в отличие от RS-триггера не имеет запр сост на основных входах, однако это никак не помогает при наруш правил разработки лог схем. На практике прим только синхр JK-триггеры, то есть сост-я основ входов J и K учит-ются только в момент тактирования, например по положит фронту импульса на входе синхр-ции. На базе JK-триггера возможно построить D-триггер или Т-триггер. Как можно видеть в таблице истинности JK-триггера, он переходит в инверсное сост каждый раз при одновр-ной подаче на входы J и K логической 1. Это св-во позволяет создать на базе JK-триггера Т-триггер, объединив входы J и К.

D-триггер

D-триггер (D от англ. delay — задержка)— запом сост входа и выдаёт его на выход. D-триггеры имеют, как мин, два входа: информационный D и синхронизации С. Сохр инф в D-триггерах происх в момент прихода активного фронта на вход С. Так как инф на выходе остаётся неизм до прихода очередного импульса синхр-ции, D-триггер наз также триггером с запом инф-ции или триггером-защёлкой. Рассуждая чисто теоретич, D-триггер можно образовать из любых RS- или JK-триггеров, если на их входы одноврем подавать взаимно инверсные сигналы. D-триггер в основном исп для реализации защёлки. Так, напр, для снятия 32 бит инф с параллельной шины, берут 32 D-триггера и объед их входы синхр-ции для упр записью инф в защёлку, а 32 D входа подсоединяют к шине.

Шифраторы

Шифратор -лог уст-во, вып лог ф-ю – преобразов позиционного n-разрядного кода в m-разрядный двоичный, троичный или k-ичный код. Двоичный шифратор вып лог ф-ю преобр унарно n-ичного однозначного кода в двоичный. При подаче сигнала на один из n входов (обязательно на один, не более) на выходе появляется двоичный код номера активного входа. Если кол-во входов настолько велико, что в шифраторе исп все возможные комбинации сигналов на выходе, то такой шифратор называется полным, если не все, то неполным. Число входов и выходов в полном шифраторе связано соотношением: , где n-число входов, m-число выходных двоичных разрядов. Троичный шифратор вып лог ф-ю преобраз унарно n-ичного однозначного кода в троичный. При подаче сигнала на один из n входов на выходе появляется троичный код номера активного входа. Число входов и выходов в полном троичном шифраторе связано соотношением: , где n и m- чи вых троичных р. Число входов и выходов в полном k-ичном шифраторе связано соотношением: , где n- и m-ч вых к-ичных разрядов, к-основание СС. Приоритетный шифратор отл от шифратора наличием доп лог схемы выделения активного уровня старшего входа для обеспеч условия работоспособности шифратора. Уровни сигналов на ост входах схемой игнорируются.

Счетчики. Общая характеристика

Счетчиком наз уст-во, сигналы на выходе кот в определеном коде отображает число импульсов, поступ на вход. Счетчик мож быть постр на Т-триг. Число n триггеров опред кол-во разрядов счетчика. Число 2 – наз коэффициентом счетчика. Счётчики классиф: 1) по числу устойчивых состояний триггеров: на двоичных триггерах, на троичных триггерах, на n-ичных триггерах. 2)по модулю счёта: двоично-десятичные (декада); двоичные; с произвольным постоянным модулем счёта; с переменным модулем счёта; 3) по направлению счёта: суммирующие; вычитающие; реверсивные; 4) по способу формирования внутренних связей: с последовательным переносом; с параллельным переносом; с комбинированным переносом; кольцевые; 5) по способу переключения триггера:  синхронные; асинхронные; 6) Счётчик Джонсона. Принцип построения счетчиков: В суммирующем счетчике каждый входной импульс увел число, зап в счетчике на 1.

Счетчики по mod M

Если нам нужен счетчик кот считает от 4-ех 0-й до 4-ех 1-ц у него должно быть  различных сост. Такой сч-к наз сч-к по модулю 16. Модуль счета это число различ сост через кот проходит счетчик в процессе одного полного цикла счета. Напр лог схема по мод 16 включ 4 JK-триггера. На выходах, а их 4 (a,b,c,d) появляются сигналы при подаче импульсов на сч-к. Сигналы предст в 2-ой СС. В начале срабатыв 1-ый триггер, сигнал с выхода каждого триггера запуск след триггер.

Реверсивные счетчики + рис

Реверсивный  счётчик  может  раб  в  качестве  суммирующего  и  вычитающего. Сум-щий  сч-к,  получается  при  подсоед-ии  к  входу  последующего  каскада  прямого  выхода  предыдущего.

Каждый  входной  импульс  увел число, записанное  в  счётчик,  на 1.  Перенос  инф-ции  из  предыдущего   разряда  в  последующий  происходит  при  смене  сост  предыдущ  разряда  с  1  на  0. Вычит-щий  сч-к  получается  при  подсоед к  входу  последующего  каскада  инверсного  выхода  предыдущ.  Он  действует  обратным  образом:  двоичное  число,  хранящееся  в  счётчике,  с  каждым  поступающим  импульсом  уменьшается  на  1. Перенос  из  младшего  разряда  в  старший  имеет  место  при  смене  сост  младшего  разряда  с  0  на  1. Переполн  происходит  после  достижения  сч-ом  нулевого  сост-ия,  при  этом  в  счётчик  зап  максимально  возможное  знач,  т. е.  во  все  разряды – единицы. Путём  включения  в  схему  двоичного  суммирующего  счётчика, дополнительных  ЛЭ,  переключающих  на  вход  последующего  триггера  прямого  и  инверсного  выходов  предыдущего,  подучается  схема  реверсивного  счётчика.  Фрагмент  схемы  реверсивного  счётчика  приведён  на  рис  61. Схема  имеет  два  входа  для  подачи  входных  сигналов:  +1 – при  работе  в  режиме  суммирования, – 1 – при  работе  в  режиме  вычитания.  Дополнительный  управляющий  вход  N  задаёт  направление  счёта.  При  N=0  схема работает  как  суммирующий  счётчик,  а  при  N=1 – как  вычитающий.

Дешифраторы

Дешифратор— комбинационное устройство, преобразующее n-разрядный двоичный, троичный или k-ичный код в -ичный одноединичный код, где k  – основание CC. Лог сигнал, появляется на том выходе, порядковый номер кот соотв двоичному, троич или k-ичному коду.

Деш-ры явл устр-ми, вып двоичные, троичные или k-ичные лог ф-и. Двоичный деш-р раб по след принципу: пусть деш-р имеет N входов, на них подано двоичное слово , тогда на выходе будем иметь такой код, разрядности меньшей или равной , что разряд, номер кот равен входному слову, прин знач 1, все остальные разряды равны 0. Очевидно, что максимально возм разрядность выходного слова равна  . Такой деш-р называется полным. Если часть входных наборов не используется, то число выходов меньше , и дешифратор является неполным. Обратное преобразование осуществляет шифратор.

Мультиплексоры

M-сор— уст-во, имеющее неск сигнальных входов, 1 или более упр-щих входов и 1 выход. М-р позв передать сигнал с одного из входов на выход; при этом выбор желаемого входа осущ-тся подачей соотв-щей комбинации упр-щих сигналов. Аналоговые и цифровые м-ры значительно различаются по принципу работы. Первые электрически соединяют выбранный вход с выходом. Вторые же не образуют прямого электрического соединения между выбранным входом и выходом, а лишь «копируют» на выход лог уровень (‘0’ или ‘1’) с выбранного входа. М-ры сокращ обозначаются как MUXли, а также MS. Аналоговые мультиплексоры иногда наз ключами.

Регистры сдвига

Регистры сдвига предназначены для вып-ия операции сдвига кода слова. Сдвиг кода влево на один разряд будет соответствовать умножению, сдвиг вправо – делению. Сдвигающие регистры выполняют на сложных двухтактных триггерах. При использовании простых однотактных триггеров в схему необходимо поместить еще один регистр, предназначенный для промежуточного запоминания кода слова в процессе сдвига.

Демультиплексоры

Де-р — уст-во, в котором сигналы с одного информационного входа поступают в желаемой послед-ти по нескольким выходам в зав-сти от кода на адресных шинах. Таким образом, де-р в функциональном отношении противоположен мультиплексору. Де-ры обозначают через DMX или DMS. Если между числом выходов и числом адресных входов действует соотношение   для двоичных де-ров или  для троичных де-ров, то такой де-сор называют полным. Если  для двоичных де-ров или для троичных де-ров, то де-р наз неполным. Ф-и де-ров сходны с ф-ми деш-ров. Деш-тор можно рассматривать как де-сор, у кот информационный вход поддерживает напряжение выходов в активном сост, а адресные входы вып роль входов деш-ра. Поэтому в обозначении как деш-ров, так и де-ров исп одинаковые буквы – ИД. Де-ры вып унарные лог  ф-и с n-арным выходом.

Сумматоры. Общая хар-ка. Классификация

Сумматор — лог операционный узел, вып арифм-ое сложение двоичных, троичных или n-ичных кодов двух, трёх или n чисел. При арифм-ом сложении вып-тся и другие доп операции: учёт знаков чисел, выравн порядков слагаемых и тому подобное. Сум-ры явл комбинационными схемами, вып-ими бинарную, тринарную или n-арную лог ф-ю сложения. Входят в состав узлов (АЛУ). Классификация: 1) По способу реализации: механические, электромеханические, электронные, пневматические. 2) По архитектуре: четвертьсумматоры, полусумматоры, полные сумматоры. 3) По способу организации переноса: С последовательным переносом, С параллельным переносом, С условным переносом, С групповым переносом. 4) По системе счисления: двоичные, троичные, четверичные, десятичные, двоично-десятичные, прочие. 5) По числу операндов: Бинарные, Тринарные, n-арные. По времени подачи операндов: комбинационные сумматоры, накапливающие сумматоры.

Одноразрядный комбинационный полусумматор

Полу-р — лог-ая схема имеющая два входа и два выхода. Полу-р исп для построения двоичных сумматоров. Полу-р позволяет вычислять сумму A+B, где A и B — это разряды двоичного числа, при этом результатом будут два бита S,C, где S — это бит суммы по модулю, а C — бит переноса. Однако, как можно заметить, для построения схемы двоичного сумматора необходимо иметь эл-т, кот суммирует три бита A, B и C, где C — бит переноса из предыдущего разряда, таким эл-том является полный двоичный сумматор, который как правило состоит из двух полусумматоров и логического элемента 2ИЛИ. Двоичный полусумматор Пред-ет собой объед-е двух бинарных двоичных лог ф-й: сумма по модулю два и единица переноса при двоичном сложении. Троичный полусумматор Троич полу-р предст собой объединение двух троичных бинарных лог ф-й – «сложение по модулю 3» и «разряд переноса при троичном сложении».

Компараторы + рис

Электр схема принимающ на свои входы 2 аналоговых сигнала и выдающ лог 0 или 1 в зав от того какой сигнал больше. Это сравнивающее уст-во. Предназнач для сравнения непрерывно измен сигналов.  . На входе у него  – это анализ сигнал,  – опорный сигнал,  – выходной сигнал.

Детали:

Формат файла(-ов): doc

Тип работы: Шпоры/шпаргалки

Предмет: Физика

Год написания: 2010

Скачать бесплатно файл

Добавить комментарий

Ваш email не будет показан.

Получать новые комментарии по электронной почте. Вы можете подписаться без комментирования.